Запорожец  Издания 

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 [ 90 ] 91 92 93 94 95

НИИ, а также обнаружении, основанном на бинарном квантовании сигналов, а расчет соответствующих характеристик при марковской помехе проведен с использованием рассмотренной методики.

Глава 11.

ВОПРОСЫ АППАРАТУРНОЙ РЕАЛИЗАЦИИ НЕПАРАМЕТРИЧЕСКИХ ОБНАРУЖИТЕЛЕЙ

11.1. Предварительные замечания

Аппаратурная реализация знаковых и ранговых некогерентных обнаружителей, работающих в реальном масштабе времени, с использованием современной элементной базы не вызывает существенных затруднений.

Основными функциональными узлами рангового (знакового) обнаружителя являются вычислитель ранга (знака) (BP), вычислитель ранговой (знаковой) статистики (ВРС) и пороговое устройство (ПУ) (см. рис. 8.1, 8.2, 8.3). Специфичным здесь является вычислитель ранга (знака). Вычислитель же ранговой (знаковой) статистики для наиболее распространенных непараметрических обнаружителей, таких, как знаковый, ранговый, использующий статистику, основанную на сумме рангов, бинарный ранговый, представляет собой, по существу, синхронный накопитель, который необходим и для обычного обнаружителя. Пороговое устройство также является неотъемлемой частью любого обнаружителя.

Для оптимального рашового обнаружителя Неймана - Пирсона (см. рис. 8.3), а также для ранговых обнаружителей последовательного типа (см. рис. 9 1, 9.2) вычислитель отношения правдоподобия, входящий в вычислитель ранговой статистики, уже является специфическим усфойством. Однако и у классического обнаружителя последовательного типа реализация вычислителя решающей статистики оказывается не проще.

Техническая реали1ац11я многоканального рангового обнаружителя может бьп1> выполнена в аналого-цифровом виде [61], когда переход от аналоговых величин к дискретным происходит в BP, либо полностью в цифровом виде, когда на вход BP поступает сигнал в цифровой форме. Второй путь реализации является более перспектипным и позволяет разработать схему обнаружителя при использонапип схем среднего и большого уровней интеграции.

11.2. Вычислители ранга

При временном рл (делении каналов простейшим устройством запоминания onopnoii иыборки (УЗОВ) может служить электрическая линия ,члдр()жк», которая позволяет производить скользя-



щую по времени обработку сигналов в реальном масштабе времени. Сигнал на одном из отводов линии (например, входном или среднем) является испытуемым, а сигналы на остальных т отводах - опорными. При размере опорной выборки /п=20, длительности интервала разрешения М=\ мкс, что соответствует полосе частот Д/=1 МГц, требуется добротность линии Q = = mAM/=20, которую получить на практике затруднительно Кроме того, наличие затухания в линии приводит к необходимости подключения к ее отводам выравнивающих резистивных делителей, достаточно высокоомных, чтобы не нагружать линию. Последнее обстоятельство заставляет выбирать характеристическое сопротивление линии не слишком большим, чтобы не затруднять согласование выходов резистивных делителей со входами последующих схем сравнения. Еще одним недостатком электрической линии задержки является наличие характерной неравномерности во времени развертки напряжения на выходе линии - «дребезга», связанного с переотражениями за счет неидеальности согласования сопротивлений. Глубину неравномерности даже для хорошо изготовленной линии не удается получить меньшей 5% от значения задержанного сигнала. Эта неравномерность сказывается на точности определения ранга, хотя при большом числе отводов (/п=20) вследствие усреднения по положительным и отрицательным выбросам ошибкой можно пренебречь.

Использование высокочастотных транзисторов в балансно-диф-ференциальной схеме усилителя позволяет построить компаратор - схему сравнения СС с быстродействием не хуже 250 не и разрешающей способностью примерно 10 мВ при максимальном уровне входного сигнала около 5 В.

Более предпочтительной является цифровая линия задержки, которая может быть выполнена на регистре сдвига длиной ttm. Каждая ячейка содержит k двоичных разрядов, что обеспечивает динамический диапазон 6-К, дБ. Поскольку ранговые соотношения при нелинейном монотонном преобразовании сигналов не нарушаются, то требование линейности характеристики аналого-цифрового преобразователя (АЦП) отпадает, что позволяет значительно упростить его реализацию.

На рис. 11.1 представлена схема цифрового BP. Под действием тактового импульса (ТИ) с периодом повторения At происходит сдвиг содержимого ячеек регистра на одну ячейку вправо, а также запись числа в параллельном коде с выхода АЦП в (m-f -Ы)-ю ячейку регистра сдвига. Число, записанное в (т-М)-й ячейке и соответствующее сигналу х в испытуемом канале, поступает на цифровые компараторы (ЦК), на вторые входы которых поступают числа опорной выборки у с остальных т ячеек. При д: на выходе ЦК получаем уровень логической единицы или нуля. Половина ЦК в случае равенства чисел на их входах {х=у) дает на выходе единицу, половина - нуль. Это достигается привязкой к соответствующему уровню напряжения (нулевому или единичному) младшего разряда ЦК. Так осуществляет-



Pz\ s,

Pi 1 Sc

Быходнсй регистр

Рис. п.I. Схема цифрового вычислителя ранга


Рис. 11.2. Схема счетчика инверсий

ся рандомизация с вероятностью 0,5 результатов сравнения л: с у при их совпадении за счет ограниченности их разрядности. Преобразованное в счетчике инверсий (СИ) число единиц (инверсий) с выходов ЦК в двоичный код записывается в выходном регистре.

В качестве элементной базы применяются микросхемы с достаточным быстродействием с тем, чтобы устройство могло работать при частотах тактовых импульсов до 15 МГц. Для построения устройства запоминания восьмиразрядных чисел ( = 8) при т = 20 необходимо 40 микросхем.

Цифровой компаратор (ЦК) может быть реализован с использованием микросхем типа полных сумматоров. Для ЦК на основе полного четырехразрядного сумматора при fe=8 максимальное время срабатывания составляет примерно 80 не.

Счетчик инверсий (СИ) представляет собой логическую схему, осуществляющую преобразование набора единиц на его входе в двоичное число. Основной элемент СИ - полный одноразрядный сумматор на три входа. Сумматор реализует операцию арифметического сложения единиц, поступающих на его входы. Возникающие на выходах сумматоров единицы суммы 5 и переноса р, в свою очередь, поступают на следующий ряд сумматоров (рис. 11.2) и т. д. до тех пор, пока число инверсий (единиц па входе СИ) не окажется выраженным двоичным числом. Быстродействие СИ определяется общим числом входов т и быстродействием отдельного одноразрядного сумматора. Максимальное время распространения сигнала в СИ на 20 входов не превышает 230 не.

Так как в СИ использованы микросхемы потенциальной системы элементов, то для его работы необходимо поддержание сигналов на входах в течение интервала времени, не меньшего суммы указанного времени распространения и времени срабатывания последующего устройства, использующего выходные сигналы СИ. Этой цели служит параллельный буферный регистр на тактируемых /-триггерах (на рисунке не показано). Запись сигнала про-



0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 [ 90 ] 91 92 93 94 95